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Au cours de l’année écoulée, des entreprises comme Cerebras ont fait la une des journaux pour leur utilisation du traitement à l’échelle de la tranche. TSMC souhaite développer ce secteur de son activité et prévoit de développer sa technologie InFO_SoW (silicium fan-out intégré sur tranche) afin de construire à l’avenir des processeurs d’IA de classe supercalculateur.
TSMC a déjà passé un contrat avec Cerebras pour construire ses processeurs à l’échelle des tranches, mais la société a également un œil sur le marché plus large et pense que le traitement à l’échelle des tranches s’avérera attrayant pour d’autres clients au-delà de Cerebras. La société a déclaré qu’elle construirait ces puces sur la technologie 16 nm.
Acronyme Soup
Pour comprendre ce que TSMC construit ici, il faut analyser plus que quelques acronymes. Integrated Fan-Out est une technologie d’emballage offerte par TSMC depuis plusieurs années. Typiquement, une tranche est découpée en matrices avant d’être collée à un emballage, l’emballage étant plus grand que la matrice physique.
Pour les entreprises qui ont besoin d’une taille de filière absolument minimale, cet arrangement n’est pas idéal. Il existe une autre technique, connue sous le nom de traitement au niveau de la plaquette, qui élimine l’écart de taille en conditionnant la matrice pendant qu’elle fait toujours partie de la plaquette. Il en résulte des économies d’espace substantielles, mais cela limite le nombre de connexions électriques disponibles pour la puce.
InFO contourne cette limitation en combinant un processus de découpe plus traditionnel avec des étapes supplémentaires pour préserver la plupart des avantages de taille créés par le traitement au niveau de la tranche (WLP). Les matrices sont coupées de la manière conventionnelle, puis remontées sur une seconde plaquette, avec un espace supplémentaire laissé entre chaque matrice pour la connectivité. 3Dincites a écrit une plongée profonde dans InFO_SoW sur la base des présentations que TSMC a faites lors de l’ECTC 2020. Le but d’InFO_SoW est de profiter des avantages qu’InFO offre et de les étendre aux blocs de traitement de la taille d’une tranche.
L’un des avantages théoriques du traitement à l’échelle de la tranche est une connectivité exceptionnelle à une consommation électrique minimale. La diapositive ci-dessous illustre certaines des différences, notamment la réduction spectaculaire de l’impédance PDN (Power Distribution Network). Ces affirmations font écho à des déclarations sur le traitement à l’échelle de la tranche signalées par des équipes de recherche l’année dernière qui ont étudié l’idée comme un moyen plausible de faire évoluer les performances du processeur à l’ère moderne.
Image de TSMC
InFO_SoW n’est qu’une des techniques d’emballage avancées que TSMC propose. La diapositive ci-dessous montre comment ses différentes options de conditionnement se comparent en termes d’efficacité énergétique et de hauteur d’interconnexion verticale.
Image de TSMC
Selon TSMC, il peut fournir une amélioration de la densité de bande passante 2x et une réduction d’impédance de 97%, tout en réduisant la consommation d’énergie d’interconnexion de 15%.
Image de TSMC
Pas mal, à condition que ça marche. De plus, le TDP est incroyable. Même si je sais que ce nombre concerne une tranche entière de 12 pouces, un TDP de 7 000 W est une révélation. La «puce» que TSMC construit pour Cerebras contient 400 000 cœurs et 1,2 billion de transistors.
L’emballage est la nouvelle tendance
Si vous y réfléchissez, la plupart des avancées qu’AMD et Intel ont défendues ces dernières années ont été les améliorations d’interconnexion et de packaging. Les puces et leurs exigences d’emballage associées, ainsi que le développement et l’évolution de HyperTransport Infinity Fabric ont été des sujets de conversation majeurs pour AMD. Intel, quant à lui, a parlé de ses efforts avec EMIB, Foveros et Omni-Path.
La raison pour laquelle tout le monde se concentre sur le packaging ces jours-ci est qu’il devient de plus en plus difficile d’extraire de meilleures performances des transistors via des rétrécissements et des améliorations de nœuds de processus. L’amélioration de la technologie d’emballage est l’une des façons dont les entreprises tentent d’augmenter les performances sans enfreindre les lois de la physique.
Ces processeurs à l’échelle de la tranche ne seront jamais quelque chose que vous installerez dans une maison; le coût estimé d’une tranche de Cerebras est de deux millions de dollars. Ce qui m’intéresse dans le traitement à l’échelle de la tranche, c’est l’idée que le cloud pourrait enfin établir un véritable avantage sur n’importe quelle installation de bureau unique, quelle que soit sa puissance. En théorie, le traitement à l’échelle de la tranche + le cloud computing pourraient changer la donne pour l’informatique, à condition de résoudre les problèmes de latence.
Image vedette par Cerebras.
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July 07, 2020 at 01:47AM
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TSMC va construire des puces IA de supercalcul, rampes de calcul à l'échelle de la tranche - Breakingnews.fr
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